摘要 針對自由電子激光裝置(Free Electron Laser, FEL)對束流位置測量的需求，研製了可同時用於條帶束流位置檢測器(Stripline Beam Position Monitor, SBPM)和腔式束流位置檢測器(Cavity Beam Position Monitor, CBPM)信號處理的數字化束流位置信號處理器(Digital Beam Position Measurement processor, DBPM)。該處理器為一體化的嵌入式結構，以現場可編程邏輯門陣列(Field Programmable Gate Array, FPGA)為係統核心，采用分布式的實驗物理及工業控製係統(Experiment Physics and Industrial Control System, EPICS)進行遠程數據交互。處理器對SBPM和CBPM係統的測試分辨率在0.5nC流強時分別達到4μm和0.4μm，達到設計指標，成功應用於大連相幹光源(Dalian Coherent Light Source, DCLS)，並將應用於上海軟X射線自由電子激光裝置(Shanghai X-ray Free Electron Laser, SXFEL)，是國內首台自主研製成功並實現工程應用的DBPM處理器。
關鍵詞 自由電子激光，束流位置信號處理器，條帶束流位置檢測器，腔式束流位置檢測器，大連相幹光源，上海軟X射線自由電子激光裝置
自由電子激光(Free Electron Laser, FEL)具有高亮度、高相關性、短脈衝、頻率連續可調等優點，在多個學科上有重要的應用。當前國際和國內已有多個大型FEL裝置建成或在建，如美國斯坦福直線加速器中心(Stanford Linear Accelerator Center, SLAC)的第二代直線加速器相關光源(Linac Coherent Light Source-II, LCLS-II)、瑞士自由電子激光(SwissFEL)和歐洲X射線自由電子激光(European X-ray FEL, EuropeanXFEL)、日本緊湊型自由電子激光(SPring-8 Angstrom Compact free electron Laser, SACLA)、韓國浦項X射線自由電子激光(Pohang Accelerator Laboratory XFEL, PAL XFEL)、國內的大連相幹光源(Dalian Coherent Light Source, DCLS)與上海軟X射線自由電子激光裝置(Shanghai X-ray Free Electron Laser, SXFEL)。上海光源承擔了DCLS和SXFEL的建設工作，於2016年開始安裝調試。自由電子激光加速器由直線段與波蕩器兩部分組成，束流位置測量在直線段采用條帶束流位置檢測器(Stripline Beam Position Monitor, SBPM)，波蕩器采用腔式束流位置檢測器(Cavity Beam Position Monitor, CBPM)。DCLS與SXFEL的指標要求在0.5nC電荷量，重複頻率50Hz的情況下，SBPM分辨率達到10μm，CBPM分辨率達到1μm。
測量係統由安裝在加速器真空管道上的探頭和相應的信號處理電子學組成。束流位置檢測器(Beam Position Monitor, BPM)的信號處理器是FEL關鍵的束測設備之一，對保障FEL的高分辨率束流位置測量至關重要，同時其數量比較多。PAL XFEL和LCLS-II采用SLAC[1]研製的BPM信號處理器；SwissFEL和EuropeanXFEL[2]采用PSI研製的處理器。上海光源已經運行了多年，積累了比較豐富的BPM係統使用經驗[3‒8]，並持續開展了處理器的研製工作[9‒13]，已研製成功用於儲存環的數字化束流位置信號處理器(Digital Beam Position Measurement processor, DBPM)，逐圈位置分辨率可達亞微米。與此同時，進行了儲存環逐束團束流位置信號處理[14]與CBPM信號處理的研究[15‒17]。基於以上工作的積累，以DCLS與SXFEL的建設為契機，開始自行研製用於DCLS和SXFEL的單次通過型DBPM信號處理器。
1 背景
BPM係統如圖1所示，包括BPM探頭和信號處理兩部分，其中信號處理包括射頻信號調理、模擬/數字轉換(Analog-to-Digital Converter, ADC)、數字信號處理和數據采集與控製。
圖1 BPM係統框圖
Fig.1 Block diagram of BPM system
根據不同的應用對象有不同種類束流位置測量的探頭，FEL主要有用於直線加速器部分的SBPM探頭和波蕩器部分的CBPM探頭。SBPM和CBPM輸出信號的時域波形與頻域波形如圖2所示。束流通過時，SBPM輸出雙極脈衝信號，從頻域上看是寬帶的梳狀周期信號；CBPM時域信號呈指數衰減，頻域是高頻窄帶信號。
信號調理部分將BPM探頭輸出的寬帶或窄帶信號調理成適合ADC采樣的中頻信號，處理流程一般如圖3所示。窄帶濾波器(Band Pass Filter, BPF)提取感興趣部分信號，然後將高頻信號(Radio Frequency, RF)與本振信號(Local Oscillator, LO)混頻(Mix)至中頻信號(Intermediate Frequency, IF)，此外還有相關的信號放大(Amplifier, AMP)與低通濾波(Low Pass Filter, LPF)等。
SBPM輸出4通道束流感應寬帶信號，直接利用DBPM進行窄帶濾波，數字化采樣及運算後，提取各通道信號幅度，進行差比和運算獲得束流位置信息。CBPM輸出3通道束流信號是中心頻率達幾個GHz的高頻窄帶信號，信號先經過射頻前端下變頻之後再輸入DBPM，提取信號幅度與相位信息並計算束流位置。為了使DBPM能同時滿足SBPM與CBPM信號處理，同時也為將來環形加速器的應用做準備，DBPM采用同一硬件結構。模擬信號處理前端部分將輸入信號處理為中心頻率500MHz、帶寬20MHz左右的窄帶信號；4通道16位ADC，采樣頻率約120MHz；采樣時鍾可在內置時鍾或外接時鍾間切換；利用現場可編程門陣列(Field Programmable Gate Array, FPGA)進行數字信號處理；控製係統采用Linux EPICS。
圖2 SBPM輸出信號波形(a)及頻譜(b)、CBPM輸出信號(c)及頻譜(d)
Fig.2 SBPM output signal (a) and the spectrum (b), CBPM output signal (c) and the spectrum (d)
圖3 射頻信號調理框圖
Fig.3 Block diagram of RF conditioning
DBPM處理器架構可分為背板總線式和一體式。采用背板總線集成度高更緊湊，而且更便於同步采樣，LCLS-II和Swiss FEL/EXFEL設計的處理器就采用了Micro TCA總線架構。一體式處理器則可獨立工作，使用靈活，符合分布式係統架構，NSLS-II及IT公司的Libera Electron和Brilliance采用該架構。本設計采用一體化結構，保持與上海光源當前使用Libera Electron和Brilliance保持一致。
綜上所述，該處理器結構設計如圖4所示。DBPM由射頻子板和數字母板組成。射頻子板包含4通道輸入，輸入信號經調理後進行ADC數字化 采樣，采用複雜可編程邏輯器件(Complex Programmable Logic Device, CPLD)進行射頻板遠程控製；數字母板以FPGA和ARM CPU為核心進行信號處理、數據采集及係統控製。
圖4 處理器結構設計
Fig.4 Architecture design of DBPM
2 設備開發
開發內容包括三部分：硬件、FPGA及CPLD上的固件(Firmware)、上層應用軟件EPICS IOC及EDM麵板。
12.1 硬件開發
SBPM輸出4個通道位置信號，CBPM輸出由兩通道位置信號和一個通道參考信號，單個通道的射頻信號處理流程如圖5所示。輸入信號經過一級低通濾波器濾除高頻信號，然後經過中心頻率為500MHz，帶寬為12MHz的一級窄帶聲表濾波器、一級放大（約20dB）、二級低通濾波、31dB數字可調衰減器、二級放大器、三級低通濾波器、二級窄帶濾波器、三級放大器等。
圖5 射頻信號處理鏈
Fig.5 RF signal processing chain
ADC芯片采用美國Analog Devices公司AD9265芯片，該芯片為16位，最高采樣率125MHz，帶寬0~650MHz。采樣時鍾由內置晶振或外接時鍾提供。射頻子板的遠程配置采用美國XILINX公司的CPLD芯片XC2C256，數字母板通過SPI總線與CPLD通信，對輸入時鍾、可調衰減值等參數進行設置。圖6為DBPM的ADC采樣的SBPM與CBPM單通道信號頻譜圖，SBPM輸出信號已經濾成窄帶信號，CBPM輸出信號頻譜的峰值處為下變頻後的信號中心頻率。
圖6 射頻前端處理及ADC采樣後的SBPM (a)和CBPM (b)信號
Fig.6 ADC sampled data from SBPM (a) and CBPM (b) inRF front-end
數字母板以FPGA芯片XILINX XC5VSX50T和ARM芯片Freescale iMX6q為核心，功能結構如圖7所示。可分為以下三部分：數字板與射頻子板接口，包括ADC輸出數字信號、時鍾信號、CPLD通信的SPI總線等；數字板與ARM子板接口，包括串口數據線、網口數據線、與FPGA通信的PCIE總線等；母板上還有外觸發輸入、配置PROM芯片、數據存儲芯片DDR2 RAM、時鍾、電源等外圍設備。模擬子板與數字母板的實物照片如圖8所示。
圖7 數字母板功能結構
Fig.7 Digital board function diagram
圖8 模擬子板(a)與數字母板(b)硬件板
Fig.8 Photos of RF board (a) and digital board (b)
12.2 Firmware開發
Firmware開發包括兩部分，數字板的FPGA與模擬板上的CPLD，具體邏輯設計如圖9所示。FPGA是整個處理器的核心控製器件，負責設備接口、係統控製、數據處理器等。主要可分為以下兩部分功能：第一部分為對外接口邏輯，包括DDR2存儲器、SRAM存儲器、FPGA與ARM通信的PCIE總線、FPGA與CPLD通信的SPI總線、ADC數據、時鍾、觸發；第二部分包括判斷束流到達時間並產生觸發信號、FIFO (First Input First Output)緩存數據、解析ARM發送命令並進行係統配置（對采樣時鍾源、觸發源、射頻板衰減值、自觸發閾值進行設置）、數據處理。
CPLD主要實現SPI接口，解析FPGA發送的配置命令對模擬子板進行配置，包括可調衰減、時鍾、信號源等。其中，FEL束流為單次通過，為了捕捉到束流通過時BPM信號，需要提供束流到達時間的觸發信號。同步係統一般會給DBPM提供外觸發信號，但需要準確設置與BPM之間的延時，調試過程比較費時，也增加了係統的不穩定因素。為此在FPGA內開發了自觸發模塊，該模塊實時檢測束流信號情況，根據設置的閾值判斷是否有束流到達並提供觸發信號，FPGA內部的緩存FIFO根據觸發鎖存束流數據。自觸發功能極大地方便了束流調試和係統的魯棒性。
圖9 Firmware邏輯開發
Fig.9 Flowchart of firmware development
12.3 軟件開發
采用ARM-Linux操作係統，集成EPICS控製軟件，並開發了DBPM的IOC。由於束流最高重複頻率隻有50Hz，因此將BPM的位置信號處理在EPICS IOC層實現，如果將來提高束流重複頻率，需要在FPGA內實現數據處理。
IOC實現的功能模塊見圖10。DBPM IOC實現了以下功能：係統配置如觸發、時鍾、自觸發ADC數據閾值、衰減； FFT (Fast Fourier Transformation)或Hilbert兩種幅度和相位計算算法；SBPM或CBPM的位置計算算法。EDM控製麵板如圖11所示，除了工作模式配置，還可進行k值和offset 設置。
圖10 軟件實現功能結構
Fig.10 Software structure of functionalities
圖11 EDM控製麵板
Fig.11 EDM control panel
3 實驗室測試
在實驗室對DBPM的噪聲水平、通道串擾、線性度、信噪比進行了評估測試。
在不輸入信號的情況下，測試不同衰減時的噪聲水平，測試結果如圖12(a)所示，在衰減大於16dB時，ADC噪聲約為6。
為了測量通道間的串擾，D通道輸入−20dBm的500MHz的正弦信號，其他三個通道接50W匹配負載，設置不同衰減並測量另外三個通道的信號強度與D通道信號強度的比值。測試結果如圖12(b)所示，相鄰的C通道串擾比其他兩個通道大，在衰減大於16dB時串擾小於千分之一，其他兩個通道串擾一直小於千分之一，達到−60dB。
處理器衰減為31dB時，最大輸入信號功率為10dBm，即輸入信號的峰值電壓要小於1V。
圖12 實驗室測試結果
Fig.12 Lab test results
4 現場測試及應用
DCLS已於2016年9月份完成安裝，在9月24日首次出光。一共在線安裝了8套SBPM、10套CBPM。SBPM處理器工作在內部時鍾117.28MHz，CBPM處理器工作在外部時鍾119MHz。由於采用自觸發工作模式，所有BPM電子學在第一時間檢測到了束流通過信號。圖13為DCLS現場CBPM電子學機櫃。
圖13 CBPM電子學設備機櫃
Fig.13 Photo of CBPM electronics cabinet
為了評估電子學性能，在大連DCLS上分別對SBPM和Cavity BPM輸出信號進行了現場測試。測試方案如圖14所示，SBPM的A、C電極或者Cavity BPM的Y電極和參考腔電極的前端輸出信號分別經功分器一分二後輸入DBPM處理器的4個通道。SBPM采用差比和算法計算束流位置，CBPM采用位置腔與參考腔信號歸一化計算束流位置，處理器分辨率R的計算如式(1)所示：
(1)
式中：u1、u2為兩組分別計算的束流位置；σ為對兩組位置數據的殘差計算方差；k為探頭標定因子。
圖14 DCLS現場測試連接圖
Fig.14 DCLS field test
圖15為ICT測量電荷量約為500pC、處理器衰減為16dB時的ADC采樣原始數據。實驗結果表明：不考慮標定因子k時，處理器相對分辨率達到千分之一。DCLS的SBPM的k為7.59mm，CBPM的k值為300μm，乘上k值後計算出SBPM和CBPM的分辨率分別為4μm和0.4μm，測試結果如圖16所示，達到設計要求。
圖15 處理器ADC采樣SBPM (a)和CBPM參考腔(b)數據
Fig.15 ADC sampled one SBPM pickup (a) and CBPM reference cavity (b) signal
圖16 SBPM (a)和CBPM (b)處理器現場分辨率測試結果
Fig.16 On-site testing results of SBPM (a) and CBPM (b)
5 結語
本工作成功研製了用於SBPM和CBPM信號處理的一體化DBPM處理器，SBPM和CBPM係統的測試分辨率分別達到4μm和0.4μm，達到設計要求，可在DCLS與SXFEL上實現批量工程應用。
